Кто превратил
идею в кремний?

Mask ROM хранит конкретные веса Llama 3.1 8B; SRAM обслуживает KV-cache и адаптеры.

Рабочий technology demonstrator, beta/API, заявленные 17k tokens/s/user. AMD объявила definitive agreement о приобретении.[02][08]

Reported проект: фиксировать архитектурные пути Gemini, оставляя веса обновляемыми.

Нет официальной спецификации или публичного чипа. 6–10× tokens/W и 2028 — внутренние цели по источникам СМИ.[09][10]

A0 silicon на TSMC N4P, HBM/SRAM hybrid и cluster-scale memory; специализация глубже универсального GPU, но не один immutable checkpoint.

18 августа 2026 компания сообщила о первой rack‑поставке Jane Street после тестирования железа и о $700M раунде при оценке $21B. Производительность пока раскрыта как vendor/customer statement, без публичного стандартизованного benchmark.[57][58]

Wafer-scale кристалл: 4 трлн транзисторов, 900k ядер, 44 GB SRAM и 21 PB/s заявленной bandwidth.

Реальные коммерческие системы и cloud/software stack; это спецификация архитектуры, а не скорость одной выровненной модели против GPU.[36][37]

Детерминированная архитектура с compile-time планированием операций, маршрутов и SRAM.

Рабочая коммерческая inference‑платформа. Ключевой доказанный вклад — compiler-scheduled predictable batch‑1 latency; веса остаются программными.[34][35]

Программируемый dataflow отображает графы на 520 MiB SRAM, HBM и DDR hierarchy.

Коммерческая RDU‑линия; опубликованные 2–13× относятся к конкретным CoE workload самой SambaNova, а не ко всем LLM.[38][39]

256 near-memory cores хранят квантованные параметры рядом с арифметикой.

В Science: около 25× frames/J против сравниваемых 12-нм GPU на ResNet‑50. Это peer-reviewed research silicon, не массовый SKU.[40][41]

FPGA‑fabric в дата‑центре исполняет DNN с low‑latency streaming dataflow.

В опубликованном тесте GRU soft-NPU достиг 39.5 effective TFLOP/s и менее 1 мс; результат узкий и исторический, но deployment реальный.[33]

Компилятор строит streaming dataflow accelerator для quantized neural networks.

В paper бинарная SFC-max достигла 12.3M classifications/s и 0.31 µs при <22 W — результат именно этой маленькой сети.[28][29]

Переводит обученные сети в HLS‑описание с упором на микросекундную latency.

В SVHN‑CNN опубликовано 5 µs при <10% ресурсов крупного FPGA; это компактный trigger‑класс, не LLM.[30][31]

Design-space exploration и генерация специализированных CNN accelerators.

Доказанный вклад — автоматическое network-specific streaming mapping, а не один универсальный TOPS benchmark.[32]

Phase-change memory crossbars хранят веса проводимостью и выполняют analog matrix-vector multiply.

64-core chip: 16.1 TOPS / 2.48 TOPS/W в high-precision или 63.1 / 9.76 в low-precision — наглядный размен качества и эффективности.[42][43]

Flash-based analog compute-in-memory для edge inference: до 80M on-chip weights.

Компания предлагает M1/evaluation path и заявляет 25 TOPS при 3–4 W; это текущий vendor status, а не независимый 100× benchmark.[45][46][47]

Цифровой SRAM-based DIMC избегает analog drift/ADC, оставаясь programmable.

9 июня 2026 компания объявила N6 Corsair в full production и volume shipments select customers; уровень подтверждения — official announcement.[48][49]

Precision metal capacitors выполняют матричные операции в charge domain.

Пять поколений measured silicon и EN100 roadmap заявлены компанией; масштаб публичных deployments пока не сопоставим с зрелыми datacenter products.[50]

Multi-level resistive memory хранит conductance‑weights и вычисляет внутри массива.

Peer-reviewed full-chip lineage плюс объявленная в 2026 silicon validation MLX200; product claims ещё требуют независимых deployments.[51][52]